Меню

Что такое вход синхронизации в ацп



25.4. Каналы АЦП

Чтобы упростить использование модуля АЦП, у него предусмотрено четыре отдельных регистра управления мультиплексорами, каждому из которых соответствует свой регистр результата. Регистровая пара мультиплексора/результата называется каналом АЦП (см. рисунок 25.1). Каждый канал АЦП раздельно настраивается на измерение различных входных источников, использует различные условия запуска преобразования, события и прерывания. Результат преобразования запоминается в разных регистрах результата.

Вот один из вариантов использования каналов АЦП: одна пара регистров мультиплексора/результата настроена на выполнение несимметричных измерений, запускаемых сигналом события, другая пара регистров мультиплексора/результата отвечает за дифференциальное измерение, инициированное другим сигналом события и, наконец, две оставшихся пары регистров измеряют еще два входных источника под управлением программы.

Все каналы АЦП для выполнения преобразования используют один и тот же АЦП, однако, благодаря его конвейерной архитектуре, новое преобразование можно запускать по каждому циклу синхронизации АЦП. Это означает, что одновременно и независимо, не требуя изменений настроек мультиплексора, могут прогрессировать несколько преобразований.

Результат преобразований каждого канала сберегается в отдельном регистре. По мере выполнения очередных преобразований в этом канале, обновляться будет именно его регистр результата, не затрагивая прочие регистры результата. Благодаря такому механизму преобразований, снижается сложность программы, а различные программные модули получают возможность начать преобразования и считать их результат полностью независимого друг от друга.

25.5. Выбор опорного напряжения

В качестве опорного напряжения АЦП (VREF) можно выбрать следующие напряжения:

  • Точное внутреннее напряжение 1.00В.
  • Внутреннее напряжение VCC/1.6В.
  • Внешнее напряжение, поданное на вывод AREF порта А.
  • Внешнее напряжение, поданное на вывод AREF порта B.


Рисунок 25.8. Выбор опорного напряжения АЦП

25.6. Результат преобразования

АЦП можно настроить на работу в знаковом или беззнаковом режиме. Данная настройка является глобальной и, таким образом, распространяется на весь модуль АЦП и на все его каналы.

В знаковом режиме, возможно измерение как отрицательных, так и положительных напряжений на несимметричном или дифференциальном входе. При использовании 12-битной разрешающей способности, максимальным значением (TOP) знакового результата является 2048, а все значения результата лежат в пределах -2048…+2047 (0xF800…0x07FF). В беззнаковом режиме, максимальное значение равно 4095, а все значения результата принадлежат диапазону 0…4095 (0…0x0FFF).

Если какой-либо из входов АЦП настроен на дифференциальное измерение, необходимо использовать знаковый режим. В беззнаковом режиме возможно измерение только внешних или внутренних несимметричных сигналов.

Результат аналогово-цифрового преобразования (RES) записывается в один из регистров результата. Передаточная функция АЦП имеет следующий вид:

RES = (VINP — VINN)·GAIN·TOP/VREF,

VINP и VINN — напряжения на неинвертирующем и инвертирующих входах АЦП. GAIN всегда равно 1, если не используется дифференциальное измерение с усилением.

Программно можно задать разрешающую способность результата 8 или 12 бит. Преобразование с более низкой разрешающей способностью выполняется быстрее. О том, как рассчитать задержку распространения см. в 25.9 «Синхронизация и временная диаграмма преобразования АЦП».

Регистры результата являются 16-битными. 8-битный результат всегда представляется в 16-битном регистре результата с правым выравниванием. Правое выравнивание означает, что 8 младших бит результата помешаются в младший байт регистра результата. 12-битный результат может быть представлен как с левым, так и с правым выравниванием. Левое выравнивание означает, что 8 старших бит результата помещаются в старший байт регистра результата.

Когда АЦП работает в знаковом режиме, старший бит результата является битом знака. В 12-битном режиме с правым выравниванием, бит знака (бит 11) копируется во все неиспользуемые старшие биты, т.е. биты 12…15. Это необходимо для того, чтобы хранящееся в регистре результата 16-битное значение автоматически воспринималось в программе, как 16-битное знаковое значение. Аналогичным образом, в 8-битном режиме бит знака (бит7) копируется во все биты старшего байта.

На рисунках 25.9…25.11 представлены входные диапазоны и представление 12-битного результата с правым выравниванием для различных входов.


Рисунок 25.9. Знаковый дифференциальный вход с усилением: входной диапазон и представление результата


Рисунок 25.10. Знаковый несимметричный внешний или внутренний вход: входной диапазон и представление результата


Рисунок 25.11. Беззнаковый несимметричный внешний или внутренний вход: входной диапазон и представление результата

25.7. Функция сравнения

Модуль ADC поддерживает функцию 12-битного сравнения. Для хранения 12-битного значения, которое соответствует аналоговому пороговому напряжению, предусмотрен регистр сравнения модуля ADC. Каждый из каналов ADC можно настроить на автоматическое выполнение сравнения результата преобразования с заданным 12-битным значением и генерацию прерывания или события в случае, если результат преобразования больше или меньше порога.

Читайте также:  Как синхронизировать macbook с компьютером

Все четыре канала ADC работают с одним и тем же регистром сравнения.

25.8. Запуск преобразования

Перед тем как запустить преобразование, необходимо выбрать требуемые входные источники для одного или более каналов ADC. Запустить преобразование в канале ADC можно либо программной записью единицы в бит запуска преобразования канала ADC, либо событием системы событий. Допускается одновременная запись бит запуска преобразования нескольких каналов ADC или использование одного и того же события для одновременного запуска преобразований в нескольких каналах ADC. Используя эту возможность, можно добиться сканирования нескольких или всех каналов ADC под управлением одного события.

25.9. Синхронизация и временная диаграмма преобразования АЦП

Модуль АЦП синхронизируется сигналом синхронизации УВВ. Частота сигнала синхронизации УВВ может быть поделена внутри модуля АЦП. Результирующий сигнал — сигнал синхронизации АЦП (ClkADC). Его частота должна лежать в допустимых для модуля АЦП пределах.


Рисунок 25.12. Предделитель АЦП

Максимальная частота преобразований АЦП равна частоте его синхронизации (fADC). АЦП может инициировать новое преобразование по каждому циклу синхронизации АЦП.

Частота преобразования = fADC

Задержка распространения АЦП определяется по выражению:

Задержка распространения = (1 + 0.5·RES + GAIN)/fADC,

где RES — разрешающая способность АЦП (8 или 12 бит). Задержка распространения возрастает на один дополнительный цикл синхронизации АЦП после активизации усилительного каскада (GAIN).

Несмотря на то, что задержка распространения составляет более одного цикла синхронизации АЦП, конвейерная архитектура исключает любые ограничения на соотношение частоты преобразования и задержки распространения.

25.9.1. Одиночное преобразование без усиления

На рисунке 25.13 показана временная диаграммы работы АЦП при выполнении одиночного преобразования без усиления. Для фактического запуска преобразования АЦП необходимо, чтобы записанный бит запуска преобразования или событие запуска преобразования (START), удерживалось в активном состоянии минимум один цикл синхронизации УВВ перед началом цикла синхронизации АЦП (см. залитую серым цветом наклонную область на графике START).

Выборка источника аналогового входа выполняется за первую половину первого цикла и, таким образом, время выборки всегда равно половине периода синхронизации АЦП. Снижение или увеличение частоты синхронизации АЦП оказывает прямое влияние на величину времени выборки.

Старший бит результата преобразования оцифровывается первым, а на оцифровку остальных бит затрачивается 3 (8-битное преобразование) или 5 (12-битное преобразование) циклов синхронизации АЦП. На преобразование одного бита затрачивается половина периода синхронизации АЦП. По ходу последнего цикла выполняется подготовка результата преобразования, а затем устанавливается флаг прерывания. Результат доступен для считывания в регистре результата.


Рисунок 25.13. Временная диаграмма одиночного преобразования без усиления

25.9.2. Одиночное преобразование с усилением

На рисунке 25.14 показана временная диаграмма работы АЦП при выполнении одиночного преобразования с усилением. Как было показано в 25.2 «Обзор» усилительный каскад расположен перед АЦП. Это означает, что вначале выполняются выборка и усиление источника аналогового входа в усилительном каскаде, а уже затем АЦП выполняет преобразование выборки усиленного аналогового напряжения. По сравнению с одиночным преобразованием без усиления здесь требуется один дополнительный цикл синхронизации АЦП (между START и выборкой АЦП) для выборки и усиления в усилительном каскаде. Время выборки в усилительном каскаде равно половине цикла синхронизации АЦП.


Рисунок 25.14. Временная диаграмма одиночного преобразования с усилением

25.9.3. Одиночные преобразования в двух каналах АЦП

На рисунке 25.15 показана временная диаграмма работы АЦП при выполнении одиночных преобразований в двух каналах АЦП. Благодаря конвейерной архитектуре АЦП, второе преобразование можно запустить в следующем цикле синхронизации АЦП после запуска первого преобразования. В этом примере оба преобразования запускаются одновременно, но фактически канал 1 АЦП (CH1) не запускается, пока не завершится выборка и преобразование старшего бита в канале 0 (CH0).


Рисунок 25.15

25.9.4. Одиночные преобразования в двух каналах АЦП и с усилением в канале 0

На рисунке 25.16 показана временная диаграмма преобразований в двух каналах АЦП и с усилением в канале 0. Поскольку усилительный каскад добавляет один цикл на выборку и усиление, выборка канала 1 также задерживается на один цикл синхронизации АЦП вплоть до завершения выборки и преобразования старшего бита в канале 0.


Рисунок 25.16. Временная диаграмма одиночных преобразований в двух каналах АЦП с усилением в канале 0

Читайте также:  Как синхронизировать комп с гугл

25.9.5. Одиночные преобразования в двух каналах АЦП и с усилением в канале 1

Временная диаграмма преобразований в двух каналах АЦП и с усилением в канале 1 показана на рисунке 25.17.


Рисунок 25.17. Временная диаграмма преобразований в двух каналах АЦП

25.9.6. Автоматический режим с усилением в двух каналах АЦП

На рисунке 25.18 показана временная диаграмма преобразования в четырех каналах АЦП в автоматическом режиме, причем в каналах 0 и 1 усиление не используется, а в каналах 2 и 3 — используется. После активизации автоматического режима, выборка и преобразования выполняются непрерывно. В данном примере запуск преобразований во всех каналах АЦП инициируется одновременно, но фактический запуск преобразования в каждом последующем канале будет происходить по завершении выборки и преобразования старшего бита в предшествующем канале. По прошествии четырех циклов синхронизации АЦП во всех четырех каналах будут выполнены первая выборка и запущено первое преобразование. После этого, каждый канал может выполнить выборку и начать очередное преобразование. По прошествии 8 (в 12-битном режиме) циклов синхронизации АЦП, будет завершено преобразование в первом канале, а по ходу последующих циклов синхронизации станут доступными результаты преобразования остальных каналов АЦП. После очередного цикла синхронизации (на 10 цикле) завершится преобразование и станет доступным результат во втором канале АЦП и т.д. В этом режиме одновременно могут прогрессировать до 8 преобразований.


Рисунок 25.18. Временная диаграмма АЦП в автоматическом режиме

Источник

Синхронизация АЦП и время преобразования.

Преобразование начинается после записи стартового бита в регистр DAPR. Эта операция начнет новое преобразование, даже если текущее преобразование не завершено. Преобразование начинается со следующего машинного цикла. Флаг занятости будет устанавливаться в том же самом машинном цикле. Если значение, записанное в DAPR — 00H, это означает, что никакая корректировка внутренних опорных напряжений не желательна, и преобразование будет происходить в течение 15 машинных циклов, до полного окончания. Таким образом, время преобразования — 15 мкс при 12 МГц частоте тактового генератора. Для каждой корректировки внутренних опорных напряжений преобразование требуется дополнительно время 7 мкс. Таким образом, если должно программироваться только одно опорное напряжение, общее время преобразования будет занимать 22 машинных цикла, если же должны программироваться оба опорных напряжения, то время преобразования будет продолжаться 29 машинных циклов.

После того, как преобразование было запущено записью в соответствующий бит DAPR, аналоговое напряжение в выбранном входном канале выбирается в течение 5 машинных циклов (5 мкс при 12 МГц частоте генератора). Это напряжение будет оставаться неизменным на протяжении остальной части времени преобразования. Внешний аналоговый источник должен обеспечить ток достаточный, чтобы зарядить емкость выборки-хранения, равную 25pF, за 5 машинных циклов.

Преобразование выбираемого аналогового напряжения происходит между 6-ым и 15-ым машинным циклом после того, как была завершена операция выборки сигнала. В 15-ом машинном цикле преобразованный результат перемещается в ADDAT, флаг занятости (BSY) очищается, генерируется запрос на прерывание от АЦП и устанавливается флаг IADC (бит 0 в регистре управлении прерывания IRCON). Если установлено непрерывное преобразование, то следующее преобразование, автоматически начнется в следующем машинном цикле.

5.6.Таймер счетчик Т/С2 микроконтроллера 8052.

Т/С2 — это 16-битный таймер/счетчик, способный работать и как таймер, и как счетчик событий. Выбор производится битом СD2 в SFR T2CON . Т/С2 может работать в режимах защелки, автоперезагрузки (при этом направление счета может быть как вверх, так и вниз, т. е. на увеличение или уменьшение содержимого TL2, ТН2) и генератора скорости передачи в бодах. Режимы выбираются битами в T2CON .

Т/С2 состоит из двух 8-битных регистров: ТН2 и TL2. В режиме таймера его 16-разрядный регистр TL2, ТН2 инкрементируется в каждом машинном цикле. Поскольку цикл состоит из 12 периодов колебаний, скорость счета равна 1/12 тактовой частоты (т. е, частоты кварцевого резонатора fрез. По сути дела, в этом режиме таймер подсчитывает выполненные машинные циклы.

5.6.1.Регистр управление таймера/счетчика 2 T2COM.

Символ Позиция Имя и назначение
TF2 Т2СОМ.7 Флаг переполнения таймера/счетчика 2. Сбрасывается программным путем. Флаг не устанавливается, если либо RCLK, либо TCLK (см. ниже) установлены в 1
ЕХF2 Т2СОN.6 Внешний флаг таймера/счетчика 2. Устанавливается при защелкивании информации в таймерных регистрах или при перезагрузке, происходящих под воздействием перепада из 1 в 0 на выводе Р1.1 и при EXEN2 1. Сбрасывается только программным путем. При разрешенном прерывании от таймера/счетчика 2 вызывает подпрограмму обработки прерывания (если бит Т2МОD.0 = 0)
RCLK T2CON.5 Выбор таймера/счетчика 2 для задания скорости работы приемника в режимах 1 и 3. При RCLK = 1 используется таймер/счетчик 2, при RCLK = 0 — таймер/счетчик 1
TCLK Т2СОN.4 Выбор таймера/счетчика 2 для задания скорости работы передатчика в режимах 1 и 2. При TCLK = 1 используется таймер/счетчик 2, при TCLK = 0 — таймер/счетчик 1
EXEN2 T2CON.3 Разрешение работы от внешнего сигнала. При EXEN2 = 1 перепад из 1 в 0 на выводе Р1.1 вызывает защелкивание информации или перезагрузку таймера/счетчика 2. При EXEN2 = 0 таймер/счетчик 2 игнорирует сигналы на выводе Р1.1
TR2 T2CON.2 Запуск/остановка таймера. TR2 = 1 запускает таймер/счетчик 2
С/Т2 Т2СОN.1 Бит выбора режима работы таймера/ счетчика 2. При установке бита в 1 функционирует как счетчик перепадов из 1 в 0 на выводе Р1.0. При установке бита в 0 работает таймер
CP/RL2 Т2СОN.0 Выбор режима защелки/перезагрузки. Если бит установлен в 1, то при ЕХЕН2 = 1 перепад из 1 в Она Р1.1 вызовет защелкивание содержимого TL2. ТН2 a BCAP2L, RCAP2H. При нулевом бите таймер/счетчик 2 работает в режиме автоперезагрузки при переполнении счетчика или при обнаружении перепада из 1 в Она Р1.1 (последнее при EXEN2 = 1)
Читайте также:  King of thieves как синхронизировать игру

После сброса все биты регистра T2ON устанавливаются в 0.

5.6.2.Режимы работы таймера/счетчика 2.

RCLK и TCLK CP/RL2 TR2 Режим
0 и 0 и 16-битный таймер/счетчик с перезагрузкой
0 и 0 16-битный таймер/счетчик с защелкиванием информации
0 и 1, 1 и 0. 1 и 1 Любое Генератор приемопередатчика
Любое Любое Выключен

В режиме счетчикарегистр инкрементируется в ответ на перепад из 1 в 0 на входе Р1.0. Состояние этого входа анализируется в момент S5P2 каждого машинного цикла. Если анализ показывает наличие единичного уровня в одном цикле и нулевого в следующем, содержимое счетчика инкрементируется. Его новое значение появляется в регистре в момент S3P1 цикла, следующего за тем. в котором был обнаружен перепад. Так как обнаружение этого перепада занимает два машинных цикла (24 периода колебаний), максимальная скорость счета равна 1/24 частоты f рез. Чтобы микро-ЭВМ успела идентифицировать заданный уровень, он должен T/C2 — это 16-битный таймер или счетчик, при переполнении которого устанавливается бит TF2 в T2CON. Этот бит затем может использоваться для вызова прерывания. Если же EXEN2 = 1, то T/C2 продолжает делать то же самое, однако в этом случае перепад из 180 на выводе Р1.1 вызывает защелкивание текущих значений ТН2 и TL2 в RCAP2H и RCAP2L соответственно. Кроме того, этот перепад вызывает установку в 1 бита EXF2 в T2CON. Как и TF2, этот бит может вызвать прерывание. Режим защелки иллюстрирует рис. 1, содержимое счетчика растет вверх до 0FFFFH и затем устанавливает в 1 бит переполнения TF2. Переполнение вызывает также перезагрузку регистров Т/С2 16-битным значением в RCAP2H и RCAP2L, которое предварительно должно быть установлено программно. Если же EXEN2 = 1 16-битная; перезагрузка может произойти как от переполнения, так и от перепада из 1 в 0 на выводе Р1.1. Этот перепад также устанавливает в 1 бит ЕХР2. 0ба бита — ТР2 и ЕХР2 — могут вызвать прерывание, если оно разрешено.

Установка в 1 бита DCEN переводит Т/С2 в режим счета вверх или вниз, как показано на рис.

Рис.16.Работа Таймера/счетчика 2 в режиме : захвата (а),

автоперезагрузки (б), задающего генератора (в) .

Режим автоперезагрузки.На рис. 1, б показана структурная схема T/C2, считающего в сторону увеличения при DCEN = 0. В этом режиме возможны два подрежима, выбираемых регистром T2MOD

5.6.3.Регистр режима таймера/счетчика 2 Т2МОD.

Символ Позиция Имя и назначение
T2MOD.7 Не используется
T2MOD.6 Не используется
T2MOD.5 Не используется
T2MOD.4 Не используется
T2MOD.3 Не используется
T2MOD.2 Не используется
Т20Е T2MOD.1 При установке бита на выводе Р1.1 формируется последовательность прямоугольных импульсов со скважностью 2
DCEN T2MOD.0 При установке бита таймер/счетчик 2 конфигурируется на счет как вверх, так и вниз, в зависимости от уровня сигнала на выводе Р1.1

Биты регистра Т2МOD не адресуются непосредственно командами работы с битами. После сброса Т2МОD.0 и Т2НOD.1 устанавливаются в 0, значение остальных бит не определено.

Дата добавления: 2015-06-05 ; просмотров: 1166 ; ЗАКАЗАТЬ НАПИСАНИЕ РАБОТЫ

Источник

Adblock
detector